Verificação de atrasos e requisitos de temporização

Uma porta lógica não altera sua saída no mesmo instante em que a entrada muda. O atraso de propagação é o intervalo entre dois pontos de referência definidos pela especificação: um ponto na transição de entrada e o ponto correspondente na transição de saída.

Por exemplo, uma especificação pode medir ambos os pontos no cruzamento de 50% da tensão de alimentação. Nesse caso, o atraso é a diferença entre os instantes em que entrada e saída cruzam essa referência. Sempre use as referências e as condições indicadas para o parâmetro.

Os sufixos indicam a direção da transição na saída:

• t_PLH: a saída passa de baixo para alto, ou L → H.
• t_PHL: a saída passa de alto para baixo, ou H → L.

Em uma porta inversora, entrada e saída mudam em sentidos opostos. Se A sobe, Y desce; portanto, o parâmetro aplicável é t_PHL. Se A desce, Y sobe; use t_PLH.

A tabela é hipotética e autocontida: não representa uma folha de dados real. Cada linha vale para as condições escritas naquela própria linha. Antes de usar um número, confira alimentação, temperatura, carga e condição de entrada aplicáveis ao seu caso.

Uma porta inversora opera com alimentação entre 4,5 e 5,5 V, temperatura entre −20 e 70 °C, carga de 15 pF e borda de entrada de até 2 ns. A entrada A faz uma transição de baixo para alto.

Selecione o parâmetro pela transição de Y, localize o conjunto de condições correspondente e escolha o limite garantido que restringe a resposta mais tardia.

Em um circuito combinacional, uma mudança na entrada pode alcançar a saída por mais de uma rota. Para estimar quando a saída estará garantidamente estabilizada, identifique os caminhos sensibilizados pela transição, determine a direção da saída em cada porta e some os atrasos máximos correspondentes.

Use t_PLH,max quando a saída daquela porta sobe e t_PHL,max quando ela desce. Compare os totais: o maior deles limita a estabilização da saída nas condições para as quais os parâmetros são garantidos.

Não basta contar portas. Dois caminhos com o mesmo número de estágios podem ter atrasos diferentes, e uma porta pode usar t_PLH em uma transição e t_PHL em outra.

Considere o circuito hipotético da imagem:

• N = NÃO X
• A = X E B, com B = 1
• Y = N OU A

Inicialmente, X = 0. Portanto, N = 1, A = 0 e Y = 1. Agora, X sobe para 1. Como B continua em 1, N desce para 0 e A sobe para 1. O valor estável de Y continua sendo 1, mas as duas mudanças chegam à OR em momentos diferentes.

O atraso máximo até a estabilização responde: até quando Y ainda pode estar em transição? Neste exemplo, a resposta é 9 ns.

Isso é diferente do limite até uma primeira mudança medida na saída. Se limites mínimos forem explicitamente fornecidos, eles indicam quando o cruzamento da referência de medição especificada em Y pode ocorrer mais cedo. Aqui, pelo caminho superior, o cruzamento correspondente à queda de Y pode ocorrer a partir de t_PHL,min da NOT + t_PHL,min da OR = 1 ns + 2 ns = 3 ns.

Esse limite de 3 ns não informa quando a borda física começou: t_PHL,min é medido entre referências definidas, como os cruzamentos de 50% da tensão. Ele também não significa que Y já se estabilizou; o caminho inferior ainda pode provocar a subida posterior. Use mínimos apenas quando forem fornecidos como limites garantidos; não os deduza de valores típicos ou máximos.

Esse pulso temporário é um pulso espúrio, ou glitch. A tabela-verdade continua correta: antes e depois da transição, ela prevê Y = 1. Porém, a tabela-verdade descreve estados estáveis; ela não mostra necessariamente as transições intermediárias causadas por atrasos físicos diferentes.

A existência, a polaridade e a duração de um glitch dependem das rotas sensibilizadas, dos atrasos e do instante das transições. Neste step, o objetivo é reconhecê-lo e estimar a estabilização; os efeitos dele na captura por flip-flops serão tratados depois.

Novo caso hipotético: P = NÃO X, Q = X E C, Z = P OU Q, com C = 1. X começa em 0 e sobe para 1. Portanto, P desce, Q sobe e Z começa e termina em 1.

Use estes máximos: NOT: t_PHL,max = 3 ns; AND: t_PLH,max = 4 ns; OR: t_PHL,max = 6 ns e t_PLH,max = 5 ns.

Calcule os dois caminhos antes de responder:

• via P: NOT seguida da OR;
• via Q: AND seguida da OR.

Qual é o atraso máximo conservador até Z estar estabilizada?

Entre dois flip-flops, o dado não percorre o caminho de forma instantânea. A borda ativa do clock faz o flip-flop de origem lançar o valor que estava em sua entrada D. Depois de um atraso clock–Q, esse valor aparece em Q, atravessa a lógica combinacional e chega à entrada D do flip-flop de destino.

Nesta etapa, acompanhe apenas esse percurso. A verificação das janelas de captura será feita depois.

O atraso clock–Q, escrito como t_CQ, é medido da borda ativa do clock até a mudança correspondente em Q do flip-flop de origem.

• t_CQ,max: maior atraso garantido. É usado quando importa saber a chegada mais tardia do novo dado.
• t_CQ,min: menor atraso garantido. É usado quando importa saber a mudança mais antecipada de Q.

Não confunda t_CQ com o atraso da lógica posterior: t_CQ termina em Q. A partir de Q, cada porta, conexão ou bloco combinacional acrescenta atraso até D do destino.

Organize os eventos de um novo dado no caminho entre flip-flops, começando pela borda que o lança.

A janela de captura

O flip-flop não exige apenas que D tenha um nível lógico na borda ativa: esse nível precisa permanecer estável em uma região ao redor dela.

• Setup (tempo de preparação): D deve estar estável durante um intervalo mínimo antes da borda ativa.
• Hold (tempo de retenção): D deve continuar estável durante um intervalo mínimo depois da mesma borda.

Se a borda ativa ocorre em t = 0, a janela exigida vai de −t_setup até +t_hold. Compare cada mudança de D com esses limites.

Considere uma borda de subida em t = 0 ns, com requisitos hipotéticos:

• t_setup = 3 ns
• t_hold = 2 ns

Portanto, D deve ficar sem transições de −3 ns a +2 ns.

Uma mudança em D em −4 ns ocorreu cedo o bastante para setup. Uma mudança em +3 ns ocorreu tarde o bastante para hold. As duas são compatíveis com os requisitos.

Já uma mudança em −1 ns invade setup; uma em +1 ns invade hold.

Associe cada situação à classificação correta. Considere uma borda ativa em t = 0 ns, t_setup = 2 ns e t_hold = 1 ns. Em cada caso, a transição indicada é a única mudança de D próxima à borda.

Um glitch é uma mudança temporária na saída de uma lógica combinacional. Mesmo que D retorne ao valor esperado, esse pulso importa se alguma de suas bordas cair dentro da janela de captura.

Considere t_setup = 2 ns e t_hold = 1 ns, com borda ativa em 10 ns. D fica em 0, sobe em 8,5 ns, desce em 9,5 ns e permanece em 0.

Complete: o pulso espúrio invade o requisito de ____.

Entre dois flip-flops, a borda ativa atual lança um novo dado; a borda ativa seguinte deve capturá-lo. Para atender ao setup, o dado precisa percorrer todo o caminho e ficar estável durante o tempo de setup antes dessa segunda borda.

No modelo simplificado, o orçamento de um ciclo usa os limites máximos:

T_clock ≥ t_CQ,max + t_lógica,max + t_setup + margem

A margem é uma reserva explícita do projeto. Ela deve ser definida para o caso analisado; não existe um valor universal.

Considere um caminho com clock comum e a mesma borda ativa nos dois flip-flops. As diferenças de chegada do clock são desprezíveis nesta análise. Os atrasos das conexões já estão incluídos no atraso lógico informado.

A verificação de hold olha para a mesma borda ativa do clock. Nessa borda, o flip-flop de origem começa a lançar o novo dado, enquanto o de destino ainda precisa reter o dado anterior em D por pelo menos t_hold.

A pergunta é: qual é o instante mais cedo em que o novo dado pode chegar a D do destino? No modelo simplificado de clock comum, esse instante é a soma dos limites mínimos:

t_chegada,cedo = t_CQ,min + t_lógica,min

Para atender ao hold, o novo dado não pode alterar D antes do fim da retenção exigida.

A condição simplificada é:

t_CQ,min + t_lógica,min ≥ t_hold

A folga de hold torna a comparação explícita:

folga = t_CQ,min + t_lógica,min − t_hold

• Folga positiva: requisito atendido, nas condições declaradas.
• Folga zero: atendimento no limite especificado.
• Folga negativa: violação de hold.

Use valores mínimos garantidos: eles limitam a primeira mudança possível. Valores típicos descrevem um comportamento esperado, e valores máximos limitam chegadas tardias; nenhum deles substitui um mínimo garantido nesta conta.

Além do caminho de dados, o clock e o reset assíncrono possuem requisitos próprios. Eles vêm da folha de dados do componente e devem ser verificados separadamente de setup e hold em D.

Considere a tabela hipotética desta tela. Um clock de período suficiente ainda pode falhar se seu tempo em nível alto ou baixo for curto demais. Também não basta haver transições: as bordas precisam respeitar os tempos máximos de subida e descida especificados.

Um reset assíncrono pode atuar sem esperar uma borda de clock, mas seu pulso ativo ainda precisa ter a largura mínima especificada. Para um reset ativo em nível baixo, por exemplo, o sinal precisa permanecer em 0 pelo tempo mínimo indicado.

A liberação do reset — a desativação — também exige cuidado. Ela não deve ocorrer perto da borda ativa do clock. No exemplo, o reset deve ser liberado pelo menos 3 ns antes da borda (recovery) e não pode ser liberado no intervalo de 1 ns depois dela (removal). Uma liberação dentro dessa janela deixa o comportamento do flip-flop sem garantia.

Relacione cada situação ao requisito que ela viola, usando a tabela hipotética apresentada.

Sem relação de tempo garantida

Uma entrada é assíncrona quando sua transição não tem uma relação temporal definida com a borda ativa do clock que a captura. Ela pode mudar muito antes, muito depois ou praticamente no mesmo instante da borda.

Por isso, mesmo um clock lento não garante captura confiável: em alguma ocorrência, a transição ainda pode cair dentro da janela de setup e hold do flip-flop.

Se D muda dentro da janela de setup ou hold, o flip-flop pode entrar em metastabilidade: sua saída Q pode levar mais tempo que o usual para se resolver em 0 ou 1.

Não é correto concluir que toda violação produz obrigatoriamente um 0 ou um 1 errado. O que se perde é a garantia: tanto o valor capturado quanto o instante em que Q se estabiliza deixam de obedecer ao comportamento temporal especificado.

Um resistor de pull-up ou pull-down continua sendo útil: ele evita que a entrada fique flutuando quando nenhum circuito a força. Porém, ele só define a polarização elétrica; não define quando uma mudança causada por um evento externo ocorrerá em relação ao clock.

Assim, uma entrada com pull-up pode estar em nível alto bem definido e ainda fazer uma transição assíncrona para baixo em uma janela crítica.

Um evento também pode gerar um pulso mais estreito que o intervalo entre duas bordas de clock. Nesse caso, o flip-flop pode não amostrar o nível ativo em nenhuma borda, mesmo que o sinal tenha níveis elétricos válidos e nunca viole setup ou hold.

Logo, tratar uma entrada assíncrona exige considerar tanto a relação temporal com o clock quanto a duração do evento. A forma adequada depende do tipo de sinal; técnicas específicas serão estudadas adiante.

Caso final: FF1 → lógica → FF2

Dois flip-flops D usam a mesma borda de subida de um clock comum. FF1 lança um dado, que atravessa uma porta AND e um inversor antes de chegar a D de FF2.

A análise vale somente sob estas hipóteses: diferenças de chegada do clock são desprezíveis; atrasos das conexões já estão incluídos no atraso da lógica; e todos os valores da tabela são garantidos para as condições de alimentação, temperatura, carga e bordas de entrada analisadas.

Seu objetivo é registrar uma conclusão para cada requisito, sem assumir que uma aprovação de setup aprova o circuito inteiro.

Roteiro de verificação

1. Confirme se as hipóteses permitem o modelo simplificado.
2. Some os máximos para obter a chegada mais tardia em D.
3. Some t_CQ,max, t_lógica,max, t_setup e a margem para encontrar o período mínimo.
4. Some os mínimos e compare com t_hold.
5. Confira requisitos próprios do clock, como larguras de pulso e tempos de borda.

Mantenha os resultados separados: setup e hold respondem a perguntas diferentes, e requisitos adicionais continuam obrigatórios.

Agora faça a conta de hold sem reutilizar os máximos do setup. A chegada mais cedo do novo dado é:

t_CQ,min + t_lógica,min

A folga de hold é essa chegada antecipada menos o requisito t_hold. Depois, compare o clock proposto no diagrama com cada requisito adicional da tabela.